VHDL语言：假如底层我已经写好了一个全减器f_sub和全加器f_adder，我如何在更高层选择性的执行这两个功能中任意一个,用if或者case语句都可以，请问在case或if语句中，并要求得最后的sum（和或差）和co（进位），我该如何写呢？

步进电机驱动电路设计，会写代码吗

楼亲，我的题目是基于FPGA的DDS信号发生器，要求产生正弦，方波等，并且能够多路发生，能个思路吗？

8位除法器，编译问题，求楼主解决
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DIVIDER IS
GENERIC(WN:INTEGER:=8;
WD:INTEGER:=6;
PO2WND:INTEGER:=8192; --2**(WN+WD)
PO2WN1:INTEGER:=128; --2**(WN-1)
PO2WN: INTEGER:=255); --2**WN-1
PORT(CLK:IN STD_LOGIC;
N_IN:IN STD_LOGIC_VECTOR(WN-1 DOWNTO 0); --被除数
D_IN:IN STD_LOGIC_VECTOR(WD-1 DOWNTO 0); --除数
R_OUT:OUT STD_LOGIC_VECTOR(WD-1 DOWNTO 0); --余数
Q_OUT:OUT STD_LOGIC_VECTOR(WN-1 DOWNTO 0); --商
END ENTITY DIVIDER;
ARCHITECTURE ART OF DIVIDER IS
SUBTYPE TWOWORDS IS INTEGER RANGE -1 TO PO2WND-1;
SUBTYPE WORD IS INTEGER RANGE 0 T0 PO2WN;
TYPE STATE_TYPE IS (S0,S1,S2,S3);
SIGNAL STATE:STATE_TYPE;
BEGIN
STATES:PROCESS IS
VARIABLE R,D:TWOWORDS;
VARIABLE Q:WORD;
VARIABLE COUNT:INTEGER RANGE 0 TO WN;
BEGIN
WAIT UNTIL CLK='1';

接上
CASE STATE IS
WHEN S0=> --初始化
STATE<=S1;
COUNT:=0;
Q:=0; --复位商寄存器Q
D:=PO2WN1*CONV_INTEGER(D_IN); --装载除数D
R:CONV_INTEGER(N_IN); --REMAINDER = NOMINATOR
WHEN S1=> --减法运算
R:=R-D; --减去除数D
STATE<=S2;
WHEN S2=> --恢复余数
IF R<0 THEN
R:=R+D; --恢复以前的余数
Q:=Q*2; --LSB置0并逻辑左移一位
ELSE
Q:=2*Q+1; --LSB置1并逻辑左移一位
END IF
COUNT:=COUNT+1;
D:=D/2;
IF COUNT=WN THEN --DIVISION READY?
STATE<=S3;
ELSE
STATE<=S1;
END IF
WHEN S3=>

接上
--结果输出
Q_OUT<=CONV_STD_LOGIC_VECTOR(Q,WN);
R_OUT<=CONV_STD_LOGIC_VECTOR(R,WD);
STATE<=S0; --开始下一步除法
END CASE;
END PROCESS STATES;
END ARCHITECTURE ATR;

Count <= X"00000";
楼主帮忙看看X“00000”是什么意思

用VHDL编程实现一个器件，其功能如下：
a、b:输入信号，均为整型，取值范围0到5；
RST：同步复位信号，高电平有效（复位即将输出信号y0和y1清零）；
EN： 同步使能信号，低电平有效（即低电平时器件工作，否则保持）；
T： 功能控制信号，比特类型。
y0，y1： 输出信号，标准逻辑矢量型，当T=0，y0 =a2-b ；
当T=1 ，将b对应的4位二进制数，循环左移1位后，赋给y1。
跪求 程序设计流程图 ！！！！！！
感激不尽啊啊啊啊啊啊啊啊啊啊啊！！！！！！！

VHDL 实用教程 潘松 推荐入门看

楼主可以帮写RGB格式的数据转换为BT.656格式的代码不？

用VHDL编程实现一个器件，其功能如下：
a,b： 输入信号，均为std_logic_vector(3 downto 0);
rst: 异步复位信号，低电平有效（复位即将输出信号y0和y1清零）；
en: 同步使能信号，高电平有效（即高电平时器件工作，否则保持）；
t: 功能控制信号，比特类型。
y0，y1: 输出信号，整型，当T=0，y0=3|a|-b;
当T=1，将a算数右移2位后，赋给y1。

用VHDL编程实现一个器件，其功能如下：
a,b： 输入信号，均为std_logic_vector(3 downto 0);
rst: 异步复位信号，低电平有效（复位即将输出信号y0和y1清零）；
en: 同步使能信号，高电平有效（即高电平时器件工作，否则保持）；
t: 功能控制信号，比特类型。
y0，y1: 输出信号，整型，当T=0，y0=3|a|-b;
当T=1，将a算数右移2位后，赋给y1。

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大神有抢答器的设计吗？发给我一份吧。要程序和顶层设计，全部。
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