自2017年ryzen发布以降，多核时代正式来临；到了2019年年中，随着zen2的发布，多核时代已经彻底进入鼎盛时期。可以预见，现在类似2002~2011年那个pc大发展的世代。a家这边，16核zen2已经登场；i社那边，8核9900ks做最后的挣扎（年底据说要来10核的14nm++++，算上给core i系列画上一个句号）。相比amd这边堆核较为容易来说，intel堆核更加困难（从7700k-8700k-9900k以降，功耗飙升，良品率迅速下降），而且目前的ringbus最佳适用范围为10核以内（参考6950x，极限条件下12核也勉强（这样和mesh总线已经持平，再往下就是mesh总线占优了）。intel就算再能依靠舆论和渠道减缓失血的速度，没有高效的堆核技术也是缘木求鱼而已。实际上据说mesh总线的最大容量也不过40核而已，这意味着服务器平台的失利（虽然服务器平台用户粘性较大，但也更不容易受到舆论的影响，intel如果在服务器平台还像主流那样吹嘘7350k会吃耳刮子的）。

这里是intel skylake-x和amd ryzen一代的架构对比图。可以看出intel堆核方面很不利（amd是四个胶水，到了现在amd可以做到8个胶水；intel做2个胶水已经要了亲的命）。
试想一下10nm世代的intel icelake如果堆更多的核（这是必然的事，哪怕icelake ipc提升18%相对于zen2也不过10%的提升，考虑到icelake一开始主频没法很高（参考6700k，7700k），这样优势并不大。intel靠10/12核在zen3面前毫无胜算（7nm euv的zen3哪怕简单继续堆核（单ccx增加到6核，单die提升到12核）都足够了）。如果intel在icelake中把mesh总线下放，堆到最多18核（否则靠10/12核毫无胜算），这样光cpu部分就有484*37.5/100=181.5mm2（晶体管密度百度得到（intel10nm的提升相对于14nm为100/37.5）虽然icelake每核面积（内容）继续增加，但考虑到skylake-x里面还有qpi总线，六通道内存一类，这里姑且取最小值），加上核显部分（这里取64eu，虽然高端平台核显就是鸡肋，但考虑到intel要推广自己的独显，故高端平台多堆点eu也很有可能），这样整个cpu面积就有240~250mm2。当然intel可以在中低端采用较小的规模，比如10核这个级别。
但是，无论是哪种规模，单die的提升总有尽头（10nm世代intel如果靠18核还可以维持下去，但7nm（对应台积电的5nm）明显只能采取28核这个级别，这里还没有考虑更需要堆核的服务器平台。所以笔者断言intel要不采用其他总线，要不就是amd这种高级胶水结构。考虑到intel也请了jim keller大神，估计不久的将来intel也会采用高级胶水结构，或许和刚刚出台规则的pcie5.0相关的cxl总线（intel的原创）相关。amd这边，zen2目前集成8个die的rome已经是胶水的极限，估计zen4就开始增加ccx中核心数目了（通俗地讲就是ccx，die开始变大了）~