表示怀疑，文章表述太不专业，基本看不到任何技术细节

如果是真的，当然有用，客户端就不用锅了，直接嵌入手机了。

肯定有用，慢慢来不要急，罗马不是一天建成的，大哥大变成袖珍手机也不是一点完成的，只要不是基础理论级别的问题，这种技术问题解决不会太慢，前提是能大规模商用，那么必然会促进小型化！

百度了一下，这样:
尺寸更小、耗电更低的量子原子钟推动了智能物联网的发展实验帮2019-02-22 09:48关注
日期：2019年2月20日
引源：东京工业大学
摘要：科学家们开发了一种用于小型卫星的超低功率原子钟（ULPAC），使未来的通信系统能够超过5G。该器件在尺寸，稳定性和功耗等基准测试中优于当前的行业标准。
新开发的紧凑型超低功率原子钟（ULPAC）安装在小型卫星，汽车和智能手机上，可加速实现无缝和按需移动通信网络。图片来源：Kenichi Okada
东京理工大学、理光公司和日本国家先进工业科学与技术研究所的科学家们开发了一种用于小型卫星的超低功率原子钟(ULPAC)，使未来的通信系统能够超过5G。所提出的器件在尺寸，稳定性和功耗等基准测试中优于当前的行业标准。
随着当前通信技术的不断发展，全球用户所需的数据速度和数量也相应增加。满足这种不断增长的需求的一种有希望的方法是在近地轨道上环绕地球部署一组纳米级或微型卫星。然而，这样一群卫星需要与全球时间标准进行极其精确地同步，为此每个卫星上必须有一个非常精确的原子钟。
由于传统的原子钟体积太大(155-755立方厘米)并消耗太多的功率(高达10瓦)，不适合在小型卫星上使用。通过采用一种称为相干布局捕获的方法，研究人员开发出了量子原子钟，大大减小了尺寸和功耗。基于这种方法，东京工业大学的研究人员与理光有限公司和国家先进工业科学技术研究所(AIST)合作，最近设计了一种超越当前行业基准的全功能原子钟。在功耗方面，其器件的锁相环是量子原子钟的重要组成部分，其耗电量比以前报告的器件低一个数量级。
除了低功耗之外，该原子钟还在体积占用和Allan偏差这两个关键方面超过目前报告的设备。因为有效利用纳米/微尺度卫星上的可用空间是至关重要的，因此确保最终设计可以适应非常小的体积也是至关重要的。对于Allan偏差，它是时钟频率稳定性的度量;低Allan偏差意味着非常稳定可靠的时钟。该团队开发的原子钟在这两个方面也看起来也很不错。“我们的原子钟原型在τ= 105秒时Allan偏差长期达到2.2x10-12(行业标准在τ= 1秒时为3.0x10-10)，而体积仅为15.4 cm3(比现在最小的原子钟略小)。”来自东京工业大学的副教授Kenichi Okada解释说。
根据研究小组的说法，还有改进的余地。 “总功耗为59.9 mW，这主要是因为该原型中的微控制器单元，可以通过使用定制逻辑电路来进一步降低。”Okada解释道。理光公司和日本国家先进工业科学与技术研究所致力于改善设备的Allan偏差，而东京理工大学的研究人员则专注于降低功耗。这次合作的最终结果是一个非常有前途的原子钟的原型，该原子钟原型进一步推动了当前的测试基准，使未来的通信系统，例如超过5G的通信系统，就可能成为现实。
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东京理工学院设计出世界最小全数字锁相环，打开5nm新大门
拾旧好 发布时间：2020-02-12
东京理工学院设计出世界最小全数字锁相环，打开5nm新大门。2月11日消息，东京理工学院(Tokyo Tech)和Socionext Inc.的科学家设计了世界上最小的全数字锁相环(PLL)。锁相环在几乎所有数字应用中都是关键的计时电路，它能减小锁相环的尺寸并提高其性能，是实现下一代技术发展的必要步骤。
人工智能、5G蜂窝通信和物联网等新技术或新技术的改进有望给社会带来革命性的变化。但要做到这一点，高性能的片上系统(SoC)是必不可少的。SoC器件的核心组成部分是锁相环(PLL)，它是一种与参考振荡频率同步并输出相同或更高频率信号的电路。锁相环产生“时钟信号”，其振荡作为节拍器，为数字设备的和谐运行提供精确的定时参考。
为了实现高性能的SoC器件，半导体电子器件的制造过程必须变得更加复杂。实现数字电路的面积越小，设备的性能越好。制造商一直在竞相开发越来越小的半导体。7纳米半导体(比10纳米的前身有了巨大的改进)已经在生产中，而制造5纳米半导体的方法正在研究中。
然而，这方面的努力遇到了一个主要的瓶颈。现有的锁相环需要模拟元件，这些元件通常体积庞大，而且设计难以缩小。
东京理工大学的Kenichi Okada教授和Socionext Inc.的科学家们解决了这个问题，他们实现了一种“可合成”的分数- n锁相环，这种锁相环只需要数字逻辑门，不需要庞大的模拟组件，因此很容易在传统的小型化集成电路中使用。
Okada也和他的团队使用了几种技术来减少合成锁相环所需的面积、功耗和抖动(传输数字信号时不必要的时间波动)。为了减少面积，他们使用了一个环形振荡器，一个可以很容易缩小的紧凑振荡器。为了抑制抖动，他们使用“注入锁定”技术降低了环形振荡器的相位噪声(信号中的随机波动)。“注入锁定”技术是指将振荡器与频率(或多个频率)接近振荡器频率的外部信号同步的过程。较低的相位噪声反过来又降低了功耗。
这种可合成的锁相环的设计在许多重要方面都超过了目前最先进的锁相环。它以最低的功耗和最小的面积实现了最佳的抖动性能(如图1所示)。“核心区面积为0.0036 mm2，整个PLL实现为一个布局，只有一个电源，”Okada说。此外，它可以使用标准的数字设计工具进行构建，从而实现快速、低成本、低成本的生产，使其具有商业可行性。
整个全数字锁相环适合在50×72MM2地区,使之成为迄今为止最小的锁相环。
这种可合成的锁相环可以很容易地集成到全数字soc的设计中，并且在商业上是可行的，这使得它对于开发5纳米半导体非常有价值，5纳米半导体将被应用在人工智能、物联网和许多其他前沿应用领域，而高性能和低功耗将是这些领域的关键要求。但是这项研究的贡献超出了这些可能性。“我们的工作证明了合成电路的潜力。这里采用的设计方法，还可以使SoCs的其他构件，如数据转换器、电源管理电路和无线收发器实现合成。这将大大提高设计效率，并大大减少设计工作，”Okada也解释说。东京科技公司和Socionext将继续在这一领域的合作，以推进电子设备的微型化，实现新一代技术。

好像很厉害的样子。