如图所示为DDR的内存条，DDR属于高速PCB，高速PCB的设计必须要保证信号的完整性，才能使芯片正常工作。说白了这些设计规则就是使数据通讯时的眼图张开，如果不严格按照走线规则，眼图就就会闭合，数据的判断会出错，严重时会通讯失败，使机器无法正常开启。
4组数据线DQ（8位为一组）、4组数据选择DQS(差分对)、4组数据掩码DM、一组时钟CLK(差分对)，还有命令地址线CA。这些信号都需要在PCB上做特殊处理，严格控制。
其中单端走线（DQ\DM\CA）要求50欧姆阻抗控制，长度等长控制。差分走线(DQS\CLK)要求100欧姆，长度等长控制。从图中PCB看表层走线旁边没有铜箔覆盖主要是信号线参考第二层做阻抗控制。信号线上的各种有弧度的弯曲（蛇形线），主要是做同组数据线的等长设计。具体设计规则如下：
总而言之，图中的走线不是直线而是一些弯弯弯曲曲的走线（蛇形线），主要是为了使各种信号线能够符合等长要求，保证眼图张开，即信号的完整性