Verilog基本用法学习，Linux基本操作，vcs和Verdi的使用 时序分析与约束，AMBA协议，CDC，握手打拍，SOC架构设计思想等IC设计项目包括异步FIFO，UART ，SPI，AHB，APB，AXI，AXI2AHBBrg，CACHE等

如图，到了这步打开bit文件直接闪退了

可以帮助辅导FPGA和Verilog

那我下面这个begin end能不能去掉啊

如何改为异部清零异部置数 得在always的敏感信号上加入 negedge reset or posedge load

目前只有一个问题，寄存器的数值仿真不出来，会显示高阻态

交通灯控制系统verilog程序

本人电子本科大学生。想自学verilog有师傅能否给个建议。因为我最近才了解到这个硬件语言，感觉学习这个非常有必要。大学前面走的感觉偏离了电子专业。学了好多计算机知识，网络安全，c语言 php python。

我看了看chisel文档，实在想不出chisel是怎么简化设计过程的。有没有用过chisel的说一下，最好具体一点，仅仅说面向对象什么的我不太能理解。

找 verilog 答疑老师，需要英文水平好的 985/211院校大三及以上学历皆可 感兴趣的思我！

代码没错，我使用之前成功过的代码，也会报这个错误。

以一位二进制全加器为基本元件，用原理图输入方式画出4位二进制全加器的顶层文件，对设计模块进行仿真，给出仿真结果图。

8U们，为啥这行代码会报这个错，检查了一下位宽什么的都没问题，而且貌似只在高云平台会报这个错，放在Quatus里编译器里面跑没问题

想请问一下，两个fpga之间能不能使用8线spi传输数据？我看8线spi好像更多的是用来做内存扩展。

如图，为啥在括号外面reg就不对了，甚至不reg也对

如图，想请问一下模块在例化的时候： 1.如果采用方式一，那么较小型模块的括号里面填的是“连的更大模块的引脚”吗？ 2.如果采用方式二，那么 点号后面 和 括号里面 写的是小模块引脚还是大模块引脚？ 3.这里面有涉及信号的事情吗？信号和引脚在代码里面怎么表示呢？ 谢谢 ！

请问一下，我想知道这个代码是怎么实现计数到15后程序计数的，又没有清零，又没有满15后的重新赋值，是怎么实现的？谢谢

请问有大佬做过相关的吗，有偿！！

if条件判断语句无法影响到标题所说的的吗？

为了做计算机数字逻辑课程设计，在网上买了一份简易数字钟的代码，管教是自己摸索着绑的，但下载到板子里显示不出来一个完整的数字。求大佬帮忙看看改改。

很需要，有偿

有没有大佬会16位原码乘法器的，老师说不难但是我们都没学过😭大概是移位寄存器加超前加法器的模块，可有偿😭

要求红灯20，绿灯30，黄灯3s，求解读修改代码，老是报错

30s倒计时三人抢答器，不知道哪里出了问题插上板子，数码管不显示倒计时

做占空比40%的波形，但是为什么输出pwm一直都是低电平呢

有大神可以帮忙看看这个c套题吗！！！！

求求大佬帮帮孩子吧

打地鼠游戏求指导🥺

我用verilog在SRAM实现一个双缓冲区，当其中一个缓冲区读的时候，另一个缓冲区处于写的状态。其中用到8个SRAM的ip核（每个缓冲区有4个SRAM）。为了表达方便，我称作sdpb_1_1, sdpb_1_2, sdpb_1_3, sdpb_1_4, sdpb_2_1, sdpb_2_2, sdpb_2_3, sdpb_2_4，其中前面的数字表示缓冲区编号，后面的表示分区编号。整个系统只有一个输入端口，但是每个sdpb都有一个输出端口，也就是共有8个输出端口。每个sdpb的数据位宽是16bit，深度是19200。数据依次送入。当写入数据，sdpb_1_1开始写

帮帮孩子吧呜呜呜

这个简单嘛？

module bell_controller( input ClkIn, // 输入时钟 input Resetb, // 复位按钮 input [2:0] tone_number, // 输入的音符序号 output reg Bell // 蜂鸣器输出 ); wire ClkBell; reg [15:0] PreDiv; reg [12:0] Delay; // 实例化频率分频器 gen_divd Gen_ClkBell(.reset(Resetb), .clkin(ClkIn), .clkout(ClkBell)); always @ (negedge Resetb or posedge ClkBell) if(!Resetb) begin Bell <= 1'b0; Delay <= 13'd0; PreDiv <= 16'h0000; end else begin Delay <= Delay + 1'd1; if(Delay >= PreDiv) begin Bell <= ~Bell; Delay <= 13'd0; case(tone_number) 3'b001:P

大佬们，帮鼠鼠看看错在哪

用这种方法实现小数分频，代码哪里错了。有人帮忙指正一下吗

求quartus2程序，用这俩板实现，代码要适配下载就能用的

求可以辅导写Verilog顶层文件的大佬，有偿

我写完用modelsim仿真，仿真总是有问题，问老师老师让我自己看，我要知道问题在哪，我犯得着问您嘛 哪位大佬帮我看看代码哪里出问题了，感激不尽。 功能要求： 1.只售咖啡; 2.三元/杯,接收一元/五角硬 币; 3.不找零钱; 4.售货机中的杯子永远用不完。 从投币口投入1元或5角硬币后,系统对钱币进行计数,当计够3元钱,便自动出咖啡一杯。如果投人的钱币大于3元,如 3.5 元,不进行找零,并且在卖出一次咖啡后,系统钱数清零。 问题所在： 仿真波形sum的值在输

自己写的LBlock加密和testbench，编译通得过模拟显示Illegal output port connection for 'res' (1st connection) to reg type，有意者私信

有偿200 用verilog写 软件是quartus2

哪位大佬能帮忙教一下这道题代码怎么写

求助大佬，怎么实现这个k倍点的计算，倍点和点加模块已写好。

找了个导师突然让我一个大二没学过数电的菜鸟学verilog再什么都没说，请问需要下载什么软件啊，有什么推荐的课程

在这个贴吧答题也有很长一段时间了，但是同学们，你们把代码往这里一贴，简单说一句，编译不过，求大神，就完事了，我们看代码看得不知道有多么辛苦。 以后如果有人有问题问我，可以在本帖下面留言，本人必定知无不答，答无不尽。但是我更希望你们能够到我个人博客里的“答疑专区”提问，把你们的代码在记事本里粘贴一次去掉格式后，在代码的前面加上[source lang="verilog"]，代码结尾加上[/source]，这样发布出来的代码有语法高亮，

使用LED,数码管，按键，蜂鸣器结合的项目。有偿有偿有偿！！！

我想请问一下，因为毕业设计要求实现aes加密的FPGA实现，需要板上测试，用的是quartus II 软件，要准备什么板子啊。

module month(clk,rst,en,data1,data0,monthout,cout); input clk,rst; input en; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] data1; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] data0; output reg cout; output reg [lbk]lbk[rbk]3:0[lbk]rbk[rbk] monthout; always@(posedge clk,posedge rst)if(rst==1'b1) begin data1<=4'd0; data0<=4'd0; monthout<=4'd0;end else if(en==1'b1) if((data1==4'd1)&&(data0==4'd2))begin data1<=4'd0; data0<=4'd0; monthout<=4'd12;end else begin if(data0==4'd9) begin data0<=4'd0; if(data1==4'd1) data1<=4'd0; else data1<=data1+4'd1;end else data0<=data0+4'

从assignment1 assignment1开始往下那段

请问一下大家这个该怎么做。。。刚开始自学，只看了基础的语法，一上手就不会了 目前不明白的主要是： 1. a和b这两个信号好像并不是周期性的，而且我也没发现他们俩有什么逻辑关系，那要怎么生成呢 2. 请问c信号是什么意思呢，这个形状为什么这么奇怪