网页资讯视频图片知道文库贴吧地图采购
进入贴吧全吧搜索
verilog吧 关注：5,346贴子：17,943

如果你有verilog相关的问题，请进。

在这个贴吧答题也有很长一段时间了，但是同学们，你们把代码往这里一贴，简单说一句，编译不过，求大神，就完事了，我们看代码看得不知道有多么辛苦。
以后如果有人有问题问我，可以在本帖下面留言，本人必定知无不答，答无不尽。但是我更希望你们能够到我个人博客里的“答疑专区”提问，把你们的代码在记事本里粘贴一次去掉格式后，在代码的前面加上[source lang="verilog"]，代码结尾加上[/source]，这样发布出来的代码有语法高亮，同时我的个人邮件会收到提问的提醒，以便我及时进行解答。如果大家提的问题具有典型性，我会在个人博客发专题博文进行详细解答。
最后贴上自己的博客地址，不是所有的网站域名都是点com结尾的，我的个人博客域名就是我的名字，http冒号//kellen.wang/


好伤心，明明发了贴回答问题，来贴吧提问的人还是自顾自的开新帖求大神，大家就想着自己的问题得到解答，别的都不管吗？


//===========================================================================
// File Name : LATCH_N.v
// Module Name : LATCH_N
// Description : This is a latch module.
// Project :
//===========================================================================
module LATCH_N
(
//Input ports.
DATA_IN,
LATCH_EN,
//Output ports.
DATA_OUT
);
//==========================================================================
//Input and output declaration
//==========================================================================
inputDATA_IN;
inputLATCH_EN;
outputDATA_OUT;
//==========================================================================
//Wire and reg declaration
//==========================================================================
wireDATA_IN;
wireLATCH_EN;
regDATA_OUT;
//==========================================================================
//Logic
//==========================================================================
always @ (DATA_IN or LATCH_EN)
begin
if(LATCH_EN)
DATA_OUT= DATA_IN;
else
DATA_OUT= DATA_OUT;
end
endmodule


module LATCH_tb;
regDATA_IN;
regLATCH_EN;
wireDATA_OUT;
//Instance DUT
LATCH_NI_LATCH
(
.DATA_IN(DATA_IN),
.LATCH_EN(LATCH_EN),
.DATA_OUT(DATA_OUT)
);
//Latch enable
always #10 LATCH_EN = ~ LATCH_EN;
//Data in
always #20 DATA_IN = ~ DATA_IN;
//Initial
initial
begin
#0LATCH_EN = 0;
DATA_IN = 0;
end
endmodule


求大神看下上面两段程序是什么意思，最好有每步的详细过程哈


有个小问题请问，求一个基本的扫描单元verilog代码，就是一个D触发器和一个两输入多路选择器连在一起的单元代码~


module SigKeyCheck
(
clkin,
resetin,//时钟，复位信号输入
key_in,
key_in2,//--键输入
led1,//--led指示灯，按下后就点亮
led2,
led3
);
input clkin,resetin;
input key_in;
input key_in2;
output led1;
output led2;
output led3;
wire clk_div;
reg led1;
reg led2;
reg led3;
reg [3:0] cnt;
//分频时钟
defparam Gen_ClkDiv.divdFACTOR=24000,Gen_ClkDiv.divdWIDTH=14;//分频出1k的时钟
gen_divd Gen_ClkDiv(.reset(!resetin),.clkin(clkin),.clkout(clk_div));//端口名称关联
parameter IDLE=2'b00,
ASK=2'b01,
ANSWER=2'b10,
ADD=2'b11;
reg [1:0] sk_state;
always @ (negedge resetin or posedge clk_div)
if (!resetin)
begin
led1<=1'b0;
led2<=1'b0;
led3<=1'b0;
sk_state<=IDLE;
cnt<=0;
end
else
case(sk_state)
IDLE: begin
if(key_in==1'b0)
begin
sk_state<=ASK;
led1<=1'b1;
led2<=1'b0;
led3<=1'b0;
end
else
begin
sk_state<=IDLE;
led1<=1'b0;
led2<=1'b0;
led3<=1'b0;
end
end
ASK: begin
if(key_in==1'b0)
begin
sk_state<=ANSWER;
led1<=1'b0;
led2<=1'b1;
led3<=1'b0;
end
else if(key_in2==1'b0)
begin
sk_state<=IDLE;
led1<=1'b0;
led2<=1'b0;
led3<=1'b0;
end
else
begin
sk_state<=ASK;
led1<=1'b1;
led2<=1'b0;
led3<=1'b0;
end
end
ANSWER:begin
if(key_in==1'b0)
begin
sk_state<=ADD;
led1<=1'b0;
led2<=1'b0;
led3<=1'b1;
end
else
begin
sk_state<=ANSWER;
led1<=1'b0;
led2<=1'b1;
led3<=1'b0;
end
end
ADD:begin
if(key_in==1'b0)
begin
sk_state<=ASK;
led1<=1'b1;
led2<=1'b0;
led3<=1'b0;
end
else
begin
sk_state<=ASK;
led1<=1'b1;
led2<=1'b0;
led3<=1'b0;
end
end
default: begin
sk_state<=IDLE;
led1<=1'b0;
led2<=1'b0;
led3<=1'b0;
end
endcase
endmodule


想问一下，我这个状态机控制流水灯亮的程序问题，下载到FPGA后，add状态灯没亮过，谢谢



请问这个问题怎么处理呢，关于if语句里面的。
module condition(get_dest,get_call,cur_Floor,sel_condition,clk,result);
input [6:0] get_dest;
input [11:0] get_call;
input [1:0] sel_condition;
input clk;
input [2:0] cur_Floor;
output result;
reg result;
integer flag,i;
always @(negedge clk)
begin
case(sel_condition)
2'b00:
begin
//judge the condition K1
case(cur_Floor)
3'b001:begin
if(get_dest[1]||get_dest[2]||get_dest[3]||get_dest[4]||get_dest[5]||get_dest[6]||get_call[1]||get_call[2]||get_call[3]||get_call[4]||get_call[5]||get_call[6]||get_call[7]||get_call[8]||get_call[9]||get_call[10]||get_call[11])
result=1;
else
result=0;
end
3'b010:begin
if(get_dest[2]||get_dest[3]||get_dest[4]||get_dest[5]||get_dest[6]||get_call[3]||get_call[4]||get_call[5]||get_call[6]||get_call[7]||get_call[8]||get_call[9]||get_call[10]||get_call[11])
result=1;
else
result=0;
end
3'b011:begin
if(get_dest[3]||get_dest[4]||get_dest[5]||get_dest[6]||get_call[5]||get_call[6]||get_call[7]||get_call[8]||get_call[9]||get_call[10]||get_call[11])
result=1;
else
result=0;
end
3'b100:begin
if(get_dest[4]||get_dest[5]||get_dest[6]||get_call[7]||get_call[8]||get_call[9]||get_call
[10]||get_call[11])
result=1;
else
result=0;
end
3'b101:begin
if(get_dest[5]||get_dest[6]||get_call[9]||get_call[10]||get_call[11])
result=1;
else
result=0;
end
3'b110:begin
if(get_dest[6]||get_call[11])
result=1;
else
result=0;
end
default: result=0;
endcase
end
2'b01:
begin
//judge the condition K2
case(cur_Floor)
3'b111:begin
if(get_dest[0]||get_dest[1]||get_dest[2]||get_dest[3]||get_dest[4]||get_dest[5]||get_call[0]||get_call[1]||get_call[2]||get_call[3]||get_call[4]||get_call[5]||get_call[6]||get_call[7]||get_call[8]||get_call[9]||get_call[10])
result=1;
else
result=0;
end
3'b110:begin
if(get_dest[0]||get_dest[1]||get_dest[2]||get_dest[3]||get_dest[4]||get_call[0]||get_call[1]||get_call[2]||get_call[3]||get_call[4]||get_call[5]||get_call[6]||get_call[7]||get_call[8])
result=1;
else
result=0;
end
3'b101:begin
if(get_dest[0]||get_dest[1]||get_dest[2]||get_dest[3]||get_call[0]||get_call[1]||get_call
[2]||get_call[3]||get_call[4]||get_call[5]||get_call[6])
result=1;
else
result=0;
end
3'b100:begin
if(get_dest[0]||get_dest[1]||get_dest[2]||get_call[0]||get_call[1]||get_call[2]||get_call[
3]||get_call[4])
result=1;
else
result=0;
end
3'b011:begin
if(get_dest[0]||get_dest[1]||get_call[0]||get_call[1]||get_call[2])
result=1;
else
result=0;
end
3'b010:begin
if(get_dest[0]||get_call[0])
result=1;
else
result=0;
end
default: result=0;
endcase
end
2'b10:
begin
//judge the condition K3
if(cur_Floor==7)
result=1;
else
begin
if(get_call[2*cur_Floor-2]||get_dest[cur_Floor-1])
result=1;
else
result=0;
end
end
2'b11:
begin
//judge the condition K4
if(cur_Floor==0)
result=1;
else
begin
if(get_call[2*cur_Floor-3]||get_dest[cur_Floor-1])
result=1;
else
result=0;
end
end
endcase
end
endmodule


大神，小白求教基于verilog的简单逻辑分析仪的设计与验证~毕设等求啊 。。。。


我想请教你不是程序的问题。


为什么我发了代码什么的，它说我在cheating。。。


我在改一个cpld控制dac的程序，请问
8'h00:data_dac=12'b000011010101;//DACshuchu130mv
这句程序等号两边是如何转换的？
我这里还有一个公式
Vout=Vrefl+（Vrefh-Vrefl）*N/4096
先谢过大神


assign out_data[65:0]={1'b1,check_bit5,
check_byte7,check_byte6,check_byte5,check_byte4,check_byte3,check_byte2,check_byte1,check_byte0,
1'b0,
1'b1,check_bit4,
1'b0,1'b0,1'b0,1'b0,out_data_temp[31],out_data_temp[30],out_data_temp[29],out_data_temp[28],
1'b0,
1'b1,check_bit3,
1'b0,out_data_temp[27],out_data_temp[26],out_data_temp[25],out_data_temp[24], out_data_temp[23],out_data_temp[22],out_data_temp[21],
1'b0,
1'b1,check_bit2,
1'b0,out_data_temp[20],out_data_temp[19],out_data_temp[18],out_data_temp[17], out_data_temp[16],out_data_temp[15],out_data_temp[14],
1'b0,
1'b1,check_bit1,
1'b0,out_data_temp[13], out_data_temp[12],out_data_temp[11],out_data_temp[10],out_data_temp[9],out_data_temp[8],out_data_temp[7],
1'b0,
1'b1,check_bit0,
1'b0,out_data_temp[6],out_data_temp[5],out_data_temp[4],out_data_temp[3], out_data_temp[2],out_data_temp[1],out_data_temp[0],
1'b0};
//----------------fog data[47:0]
您好，能帮忙解释下这段语言的含义么，比如如何筛选数据的之类的，作用是什么


我想知道这个Xst:1312 - Loop has iterated 64 times. Use "set -loop_iteration_limit XX" to iterate more. 一般是哪里出了错啊


扫二维码下载贴吧客户端

下载贴吧APP
看高清直播、视频！
分享到: