回复：如果你有verilog相关的问题，请进。

还有一点，在写时序的时候按照我所说的，出掉首尾的4个数据，剩下的4个数据刚好是输入的数据，这未免有点太巧合了吧？求解答啊

今天又看了一天，发现读的写的数据是对的只是波形不对，可能是这种IP的特点吧。后来修改了设置发现仿真波形完全正确，读出的数据还是对的。我只能安慰自己是IP的特点了。
今天有发现了2个问题：1.对于write_req和read_req根据说明是再burstbegin这个信号asserted的时候才能发送，但是我发现再仿真前面很长一段时间里avl_ready信号和burstbegin不同时为1，总是后者落后前者一个cycle，后面的一段波形则是同步的。
2.关于DM掩码，我设置的DQ是16bits但是当我DM为低时，写入的数据前8位是不变的，后面8bits是随机的。这怎么回事？一直都没有找到很好的资料来参考，你有推荐的吗？

你好。我才学verilog。我搞不懂状态机。就是不知道具体是什么，在网上看了还是觉得很模糊，求一个简单的例子。

一个工程含有ddr3 ip核，仿真的时候不知道要添加哪些文件了，各位帮帮忙，好多天

感谢啊，今天去看了Avalon-MM看懂时序了，谢谢

你好请问如果我想把一个寄存器向量的作为输出，仿真应该怎么写？

楼楼好人快来救我

请问下 图上nor #（1，2）这个延时要怎么理解啊？

大神，你是哪学校毕业的？

你了解ublox系列芯片吗？