回复：如果你有verilog相关的问题，请进。

if条件里不能用signal[index]这种方式引用，除非index是一个固定值，你要知道你设计的是硬件电路，这里的if条件里写的是一根信号线的名字，信号线是不能凭空消失的，他必须是一个确定的连接。

回复 kudo1017 :哦哦

如何用verilog语言实现，一个键按一下，就加1，另一个键按一下，就减1，大神求教。

你好，我现在需要产生一个200脉冲的信号，在FPGA上用的。现在我只能使用按按键的方法拉低电位来停止脉冲输出。想使用计数器，但是就是不行。下面的代码是用计数器的，但是就是不行
module shanshuo3(clk,rst,ma);
input clk;
input rst;
output ma;
reg [25:0] cnt;
reg pulseout;
reg ma_r;
reg ant;
reg [25:0] jishuqi ;
assign ma=ma_r;
always @(posedge clk )
if(!rst)
begin
pulseout <= 1'b0;
cnt <= 26'b0;
jishuqi <=26'd0;
end
else
begin
if(ant == 1'b0)ma_r <= 2'b00;
else
begin
cnt<=cnt+1'b1;
ma_r<=pulseout;
if(cnt==50000)
pulseout<=1'b1;
else
if(cnt==100000)
begin
pulseout<=1'b0;
cnt<=26'd0;
if(jishuqi == 26'd2000)
ant <= 1'b0;
else
begin
if(pulseout == 1'b1)
begin
jishuqi <= jishuqi + 1'd1;
end
end
end
end
endmodule

本来是想发到你的博客的，但是都是显示“Are you cheating huh?”
发了几次都是这样，所以贴代码了，对不起啊。

我在做一个作业，我想让一个数码管在第一二三个脉冲的时候是不亮的，第四个来，显示2。第五个，显示0。第六个，显示0。第七个，显示2，第八个，显示1。第九个，显示4。第十个，显示9。然后第十一个来就不亮，重新循环前面的过程，求大神指点指点，拜托了

大神留个博客我好关注

我想用六个数码管同时显示三组超声波测距数据，我的output 的数码管位选怎么定义啊，三组定义成同一个会显示重复定义，分开定义引脚又不能分配
附上顶层模块
//top module
module sonic(clk,rst_n,trig_1,trig_2,trig_3,echo_1,echo_2,echo_3,sel_1,sel_2,sel_3,data_1,data_2,data_3//位选);
input clk,rst_n,echo_1,echo_2,echo_3;
output trig_1,trig_2,trig_3;
output [1:0]sel_1;
output [1:0]sel_2;
output [1:0]sel_3;
output [7:0]data_1;
output [7:0]data_2;
output [7:0]data_3;
wire [23:0]distance_1;
sonic_detect_1 i1(.clk(clk),
.rst_n(rst_n),
.distance_1(distance_1),
.trig_1(trig_1),
.echo_1(echo_1)
);
display_1 i2(.clk(clk),
.rst_n(rst_n),
.distance_1(distance_1),
.sel_1(sel_1),
.data_1(data_1)
);
wire [23:0]distance_2;
sonic_detect_2 i3(.clk(clk),
.rst_n(rst_n),
.distance_2(distance_2),
.trig_2(trig_2),
.echo_2(echo_2)
);
display_2 i4(.clk(clk),
.rst_n(rst_n),
.distance_2(distance_2),
.sel_2(sel_2),
.data_2(data_2)
);
wire [23:0]distance_3;
sonic_detect_3 i5(.clk(clk),
.rst_n(rst_n),
.distance_3(distance_3),
.trig_3(trig_3),
.echo_3(echo_3)
);
display_3 i6(.clk(clk),
.rst_n(rst_n),
.distance_3(distance_3),
.sel_3(sel_3),
.data_3(data_3)
);
endmodule

module sonic_detect_1(clk,rst_n,trig_1,echo_1,distance_1);
input clk,rst_n;
input echo_1; //from sonic power
output trig_1; //to sonic power
output [23:0]distance_1;
reg [23:0]distance_reg_1;
//produce trig signal
//period 60ms
reg test_1;
reg [21:0]cnt_period;
always @(posedge clk )
begin
if(!rst_n)
begin
cnt_period<=0;
end
else if(cnt_period==22'd3000000)
begin
cnt_period<=0;
end
else
cnt_period<=cnt_period+1'b1;
end
assign trig_1=((cnt_period>=24'd100)&(cnt_period<=24'd599))?1:0;
//detect echo signal,compute the distance
wire start_1,finish_1;
reg [23:0]cnt; //compute by the max distance,max time
assign start_1=echo_reg1&~echo_reg2; //posedge
assign finish_1=~echo_reg1&echo_reg2; //negedge
reg echo_reg1,echo_reg2;
always @(posedge clk)
begin
if(!rst_n)
begin
echo_reg1<=0;
echo_reg2<=0;
end
else
begin
echo_reg1<=echo_1;
echo_reg2<=echo_reg1;
end
end
parameter idle=2'b00;
parameter state1=2'b01;
parameter state2=2'b10;
reg [1:0]state;
always @(posedge clk)
begin
if(!rst_n)
begin
state<=idle;
cnt<=0;
end
else
begin
case(state)
idle: begin
if(start_1)
state<=state1;
else
state<=idle;
end
state1: begin
if(finish_1)
state<=state2;
else
begin
cnt<=cnt+1'b1;
state<=state1;
end
end
state2: begin
cnt<=0;
distance_reg_1<=cnt;
state<=idle;
end
default: state<=idle;
endcase
end
end
assign distance_1=distance_reg_1;
endmodule
然后是另外两个模块 sonic_detect_2,sonic_detect_3。